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半个多世纪以来，微电子技能大致遵从着“摩尔定律”快速打开。但近年来，跟着芯片制程工艺的演进，“摩尔定律”迭代进展放缓，导致芯片的功用添加边沿本钱急剧上升。据IBS核算，在到达 28nm制程节点往后，假如持续缩小制程节点，每百万门晶体管的制作本钱不降反升。

芯片每百万门制作本钱随制程节点改变趋势

（来历：IBS）

而另一方面，在摩尔定律减速的一同，核算需求却在暴升。跟着云核算、大数据、人工智能、自动驾驶等新式范畴的快速打开，对算力芯片的效能要求越来越高。

后摩尔年代，在核算需求瓶颈、芯片制作面对物理极限与经济效益边沿进步多重应战下，半导体职业开端探究新的打开途径。

其间，先进封装成为逾越摩尔定律方向中的一条重要赛道。

先进封装在进步芯片集成度、缩短芯片间隔、加速芯片间电气衔接速度以及功用优化的过程中扮演了更重要人物，正成为助力系统功用持续进步的重要保障，并满意“轻、薄、短、小”和系统集成化的需求。

可见，跟着大算力需求进步，以及单芯片向更先进制程推动难度的增大，先进封装替代先进制程成为下降单位算力本钱的要害方案。

Yole Group最新的Advanced Packaging Market Monitor数据显现 ，全球先进封装商场规划将由2022年的443亿美元，添加到2028年的786亿美元，年复组生长率（CAGR）为10.6%。

商场潜力之下，前后道头部厂商纷繁抢滩，活跃出资先进封装技能。

从晶圆代工厂商动态来看，在代工制程依照摩尔定律飞速打开的甜美期，封装并没有进入晶圆代工厂的视界。可是，近几年来跟着摩尔定律失速，先进制程的本钱快速进步，一些晶圆代工大厂的打开重心正在从曩昔寻求更先进纳米制程，转向封装技能的立异。比如台积电、英特尔、三星、联电等芯片制作厂商纷繁跨足封装范畴，先进封装技能无疑成为代工巨子比赛的重要战场。

代工巨子发力先进封装

台积电优势凸显

早在10多年前台积电就看出跟着半导体前段工艺的快速微缩，后段封装技能会跟不上前段工艺的脚步，比及那时，摩尔定律真的会失效。因而毅然决定投入封装技能，在2008年末树立了导线与封装技能整合部分（IIPD )。

2009年，彼时在金融危机的布景和影响下，台积电陷入了运营亏本、被逼减薪裁人的窘境。与此一同，28nm制程工艺环节，研制本钱快速进步；台积电一同还面对三星、英特尔、格芯以及联电的强力应战。

内忧外患下，张忠谋从头出山掌握台积电，一同请回现已退休的蒋尚义掌舵研制，开发先进封装技能进行差异化竞赛。

2011年秋，CoWoS的技能担任人余振华带来了*个产品——CoWoS。

CoWoS（Chip On Wafer On Substrate）是一种2.5D的整合出产技能，由CoW和oS组合而来：先将芯片经过Chip on Wafer（CoW）的封装制程衔接至硅晶圆，再把CoW芯片与基板（Substrate）衔接，整组成CoWoS。据悉，这也是蒋尚义在2006年提出的设想。

台积电CoWoS结构示意图

CoWoS的中心是将不同的芯片堆叠在同一片硅中介层完成多颗芯片互联。在硅中介层中，台积电运用微凸块（μBmps）、硅穿孔（TSV）等技能，替代了传统引线键合用于裸片间衔接，大大进步了互联密度以及数据传输带宽。

CoWoS技能完成了进步系统功用、下降功耗、缩小封装尺度的方针，然后也使台积电在后续的封装技能坚持*，为逾越摩尔定律奠定了坚实根底。

可是，CoWoS刚推出时一度境况为难。因为价格昂贵，台积电CoWoS封装只得到了FPGA大厂赛灵思的订单，凭仗CoWoS以及共同开发的TSV、μBump及RDL等技能，成功将4个28nm FPGA芯片拼接在一同，首先推出了史上*的异构3D IC Virtex-7 HT系列FPGA芯片，然后带来显着的芯片尺度缩小以及功耗和功用的优势。

虽然CoWoS可以为芯片制品带来优势，但受限于本钱，在推出的前期只需少量厂家的高端产品选用，赛灵思的项目是台积电先进封装项目组在2012年收到的*订单。对此，台积电决定给CoWoS做“减法”，开发出了廉价版的CoWoS技能，即InFO技能。

CoWoS技能之所以费钱，首要是因为在硅晶圆中心布线做衔接。而InFO封装把硅中介层换成了polyamide film资料，然后下降了单位本钱和封装高度。这两项都是InFO技能在移动运用和HPC商场成功的重要规范。

因而，InFO技能一呈现便广受好评，当年苹果的iPhone7、iPhone 7Plus处理器，选用的就是InFO封装技能。这也成为台积电后来能独占苹果A系列处理器订单的要害要素。

而实际上，真实引爆 CoWoS 的产品是AI芯片。2016 年，英伟达推出*选用 CoWoS 封装的GPU芯片GP100，为全球AI热潮拉开序幕；2017年Google、英特尔产品相继交由台积电代工，选用CoWoS封装。因本钱昂扬而坐冷板凳多年的CoWoS封测产能在2017年首度扩展。

除了CoWoS，台积电还有其他封装技能。

2018年4月的美国加州圣塔克拉拉第二十四届年度技能研讨会上，台积电首度对外界发布了立异的系统整合单芯片(SoIC)多芯片3D堆叠技能。

据介绍，SoIC是一种立异的多芯片堆叠技能，是一种晶圆对晶圆的键合技能，SoIC是依据台积电的CoWoS与多晶圆堆叠(WoW)封装技能开发的新一代立异封装技能，这标志着台积电已具有直接为客户出产3D IC的才能。

依据台积电官方介绍，SoIC服务渠道供给立异的前段3D芯片间堆叠技能，用于从头集成从片上系统（SoC）区分的小芯片，终究的集成芯片在系统功用方面优于原始SoC，而且它还供给了集成其他系统功用的灵敏性。相较2.5D封装方案，SoIC的凸块密度更高，传输速度更快，功耗更低。

台积电指出，SoIC服务渠道可满意云，网络和边际运用中不断添加的核算，带宽和推迟要求。它支撑CoW和WoW方案，而这两种方案在混合和匹配不同的芯片功用、尺度和技能节点时供给了超卓的规划灵敏性。

2020年，台积电宣告将其2.5D和3D封装产品合并为一个全面的品牌3DFabric，进一步将制程工艺和封装技能深度整合，以加强竞赛力。

3DFabric渠道由SoIC(系统整合芯片)、InFO(整合型扇出封装技能)、CoWoS(基板上芯片封装)所组成，供给业界最完好且最多用处的处理方案，用于整合逻辑小芯片技能(Chiplet)、HBM、特别制程芯片，完成更多立异产品规划。

作为3D Fabric的一部分，台积电依据不同的中介层（interposer），把“CoWoS”封装技能分为三种类型：

CoWoS_S：它运用Si衬底作为中介层。该类型是2011年开发的*个“CoWoS”技能，在曩昔，“CoWoS”是指以硅基板作为中介层的先进封装技能；

CoWoS_R：它运用从头布线层（RDL）作为中介层；

CoWoS_L：它运用小芯片（Chiplet）和RDL作为中介层，结合了CoWoS-S和InFO技能的长处，具有灵敏的集成性。

台积电经过前期的技能堆集和很多成功事例，CoWoS封装技能现在已迭代到了第5代。

CoWoS 封装技能的道路图

从2011年的*代到2019年的第四代，CoWoS_S技能不断扩展中介层面积、晶体管数量和内存容量。据悉，下一代（第6代）“CoWoS_S”方案于2023年开发。Si中介层的尺度更大，有四个掩模版。相应的HBM规范似乎是“HBM3”。

台积电还在上一年11月宣告组建了一个先进封装生态系统“3DFabric联盟”， 包含EDA、IP、DCA/VCA、内存、OSAT、基板、测验7个环节头部企业，旨在将其自有的封装技能规范化，以便提早抢占未来商场的主导位置。

台积电3D Fabric联盟

（图源：台积电）

英伟达、AMD、AWS等半导体规划公司正在运用3DFabric联盟，跟着2.5D和3D封装的运用招引了更多的产品构思，协作伙伴的数量会跟着时刻的推移而添加，3D芯片规划也将得到3DFabric联盟中集合的团队协作的支撑。

当时AI芯片订单对台积电的贡献度虽然不高，但商场需求却持续进步，其间除了来自英伟达、AMD、博通、思科等IC规划大厂的订单之外，云端服务供货商如AWS、Google等也都相继宣告将投入AI芯片的打开，让现在简直包含商场中所有人工智能制作芯片订单的台积电相关产能求过于供。

跟着AI需求全面引爆，台积电发动CoWoS大扩产方案，业界传出，台积电6月底再度向台系设备厂大举追单，一同也要求供货商全力缩短交期支撑，推估本年末CoWoS月产能将到达1.2万片，2024年将翻倍生长。

台积电进军封测范畴的其间一个原因，也是希望能延伸自己的先进制程技能，经过制作高阶CPU、GPU、FPGA芯片，并供给相应的封测流程，供给完好的“制作 封测”处理方案。

现在，在先进封装范畴，台积电的*位置特别突显。据了解，台积电在先进封装上已获得了可观的收入体量，技能布局也进入要害节点，未来投入规划将持续加码。依据Yole数据，2020-2022年，台积电在先进封装上的营收规划从36亿美元增至53亿美元，年复合添加率为21.3%；在先进封装上的本钱开支从15亿美元增至40亿美元，年复合添加率为63.3%。从商场份额来看，2022年台积电在先进封装上的营收规划和本钱开销别离位列全球第三和第二。

可见，在先进封装以及先进制程中，台积电时刻坚持“两手抓”的状况，以保证自己在晶圆代工的霸主位置上，稳坐泰山。

英特尔紧追不舍

作为IDM和晶圆代工大厂，英特尔也在活跃布局2.5D/3D封装。

经过多年技能探究，相继推出了EMIB、Foveros和Co-EMIB等多种先进封装技能，力求经过2.5D、3D和埋入式等多种异构集成方法完成互连带宽倍增与功耗折半的方针。

EMIB是英特尔在2.5D IC上的测验，其全称是“Embedded Multi-Die Interconnect Bridge”。因为没有引入额定的硅中介层，而是只在两枚裸片边际衔接处加入了一条硅桥接层（Silicon Bridge），并从头定制化裸片边际的I/O引脚以协作桥接规范。

2018年12月，英特尔展现了名为“Foveros”的全新3D封装技能，这是继2018年英特尔推出打破性的EMIB封装技能之后，英特尔在先进封装技能上的又一个腾跃。

据介绍，Foveros技能是英特尔初次引入3D堆叠的优势，可完成在逻辑芯片上堆叠逻辑芯片，进行横向和纵向之间的互连，凸点间隔进一步下降为50-25um。Foveros为整合高功用、高密度和低功耗硅工艺技能的器材和系统铺平了路途。

英特尔表明，Foveros可以将不同工艺、结构、用处的芯片整合到一同，然后将更多的核算电路拼装到单个芯片上，完成高功用、高密度和低功耗。该技能供给了极大的灵敏性，规划人员可以在新的产品形状中“混搭”不同的技能专利模块、各种存储芯片、I/O装备，并使得产品可以分解成更小的“芯片组合”。

在2019年举行的SEMICON West大会上，英特尔再次推出了一项新的封装技能Co-EMIB，这是一个将EMIB和Foveros技能相结合的立异运用。它可以让两个或多个Foveros元件互连，而且根本到达单芯片的功用水准。规划人员也可以运用Co-EMIB技能完成高带宽和低功耗的衔接模拟器、内存和其他模块。

英特尔在其2020年架构日中，展现了其在3D封装技能范畴中的新进展，英特尔称其为“混合键合（Hybrid bonding）”技能。

当今大多数封装技能中运用的是传统的“热压键合”技能，混合键合是这一技能的替代品。这项新技能可以加速完成10微米及以下的凸点间隔，供给更高的互连密度、带宽和更低的功率。

英特尔先进封装技能道路图

从英特尔的先进封装技能打开道路图能看到，其先进封装首要重视互连密度、功率功率和可扩展性三个方面。其间，Foveros和混合键合技能首要重视功率功率、互连密度方面，而Co-emib和ODI技能则表现了集成的可扩展性特色。从Foveros到混合键合技能，英特尔逐渐完成凸点间隔越来越小，使系统具有更高的电流负载才能、更好的热功用。未来英特尔将持续致力于完成每毫米立方体里功用*。

本年5月，英特尔发布了先进封装技能蓝图，方案将传统基板转为更为先进的玻璃原料基板。

英特尔先进封装技能蓝图

报导称，英特尔此举是对资料进行转化以完成逾越现有塑料基板约束的高功用半导体的测验。

跟着3D封装的遍及，厚度是一个更受重视的要素。经过笔直堆叠半导体来进步功用，其要害是减小基板的厚度。玻璃载板具有平整的外表而且可以做得很薄，与ABF塑料比较，其厚度可以削减一半左右，减薄可以进步信号传输速度和功率功率。

因而，英特尔有望经过玻璃载板改进3D封装结构。

此外，英特尔还在推动一项技能，该技能可缩短芯片与电路板之间的触摸间隔（凸点间隔）。触摸间隔越短，封装尺度越小，因而可以进步功用。英特尔现在现已完成了大约36μm)的凸点间隔，英特尔表明方案下一年将其削减到25μm。

从上图还能看到，英特尔也在开发一个名为Intel Foveros Direct的混合键合技能。到现在为止，在堆叠半导体或将它们衔接到电路板时一向运用焊球。混合键合则是将具有优秀电功用的铜和铜直接衔接起来，以削减堆叠空隙，进步信号传输速度。英特尔猜测混合键合会将凸点间隔减小到10μm以下，最快从本年下半年开端运用到英特尔的制作工艺中。

别的，跟着ChatGPT引发的核算需求暴升，硅光模块中的CPO（共封装光学）技能作为优化算力本钱的要害技能，打开潜力巨大。英特尔也正在布局于此。

共封装光子是业界公认未来高速率产品形状，是未来处理高速光电子的热和功耗问题的*处理方案之一，有望成为工业竞赛的首要着力点。

据了解，CPO是一种新式的光电子集成技能，它将激光器、调制器、光接收器等光学器材封装在芯片级别上，直接与芯片内的电路相集成，凭借光互连以进步通讯系统的功用和功率功率。

与传统的光模块比较，CPO在相同数据传输速率下可以削减约50%的功耗，将有用处理高速高密度互连传输场景下，电互连受能耗约束难以大幅进步数据传输才能的问题。与此一同，相较传统以III-V资料为根底的光技能，CPO首要选用的硅光技能具有本钱、尺度等优势。

曩昔很长时刻内，英特尔的封装技能首要用在自家产品上，对商场形成的影响较小。而跟着英特尔提出IDM 2.0打开战略，晶圆代工事务成为英特尔重要转型项目，除了为高通等无厂半导体企业代工制作以外，其封装技能也是英特尔竭力推销的方针。英特尔表明，客户可挑选由台积电、GF等进行代工，之后运用英特尔技能进行封装、测验，这一形式将为客户带来更灵敏的产品制作方法。

英特尔着重，现在现已与全球前10大芯片封装厂旗下客户进行洽谈，而且获得Cisco、AWS在内业者喜爱。

三星略显缓慢

虽然三星上一年*台积电首先量产3纳米芯片，但台积电无可对抗的封装技能说明晰，为何全球科技巨子依然倚重台积电。当时，AI和自动驾驶芯片大单全诶台积电吃下，三星与台积电的市占距离正越来越大。

面向AI年代的机会，三星天然不会拱手相让。

在6月底举行的三星晶圆代工论坛上，三星代工事务担任人Siyoung Choi先是泄漏面向高功用核算需求的2nm工艺将在2026年量产。随后又宣告与内存、基板封装、测验等范畴的协作伙伴树立“MDI（多芯片集成）联盟”，构建2.5D和3D异构集成的封装技能生态，依据联盟和生态协作，三星将为下流客户供给一站式服务，并经过定制化的封装方案开发，满意高功用核算和轿车等范畴的需求。

在此之前，三星现已推出了I-Cube、X-Cube等2.5D和3D封装技能，此次树立联盟将进步其工业链整合才能，以及一站式和定制化服务才能。

针对2.5D封装，三星推出的I-Cube封装制程可与台积电CoWoS封装制程相抗衡；3D IC技能方面，三星2020年推出X-Cube封装，将硅晶圆或芯片物理堆叠在一同，每个晶圆都经过硅通孔（TSV）衔接，*程度上缩短互连长度，在下降功耗的一同能进步传输速率。

从产品上看，三星表明现现已过X-Cube封装技能将4颗SRAM堆叠在逻辑中心运算芯片上，并运用TSV技能进行衔接，X-Cube封装技能已运用于7nm EUV制程，并在次世代5nm制程进行验证，未来将确定HPC、5G、AI等运用范畴。

此外，三星方案在2024年量产可处理比一般凸块更多数据的X-Cube（u-Bump）封装技能，并估计2026年推出比X-Cube(u-Bump)处理更多数据的无凸块型封装技能。据悉，2021年，三星还对外声称正在开发“3.5D封装”技能，现在还未有最新消息。

在2023年度“三星晶圆代工论坛”上，三星电子代工事务总裁崔世英还介绍了三星的晶圆代工道路战略。崔世英表明，三星方案到2025年将GAA制程技能制作的芯片运用扩展到3D封装上，原因是制程微缩在下降本钱和缩小芯片面积方面存在约束，因而三星正在多样化其后段先进技能。

当时业界尚未将GAA制程技能与3D先进封装技能相互结合，首要是因为这两种制程技能的杂乱度都很高。其间，GAA制程技能替代了传统的FinFET制程技能，*化了数据传输途径的面积，一同减小了芯片的尺度。至于3D先进封装则是一种整合技能，可以使不同的小芯片堆叠在一同，并在一个封装内，可以像单个芯片相同发挥效果。

这些技能在当时制程微缩逐渐到达极限的情况下，显得尤为重要。现在，英特尔和台积电等竞赛对手都正在先进封装范畴剧烈竞赛，以增强这些技能的商用化。

比较台积电和英特尔，虽然三星电子的先进封装出资稍显缓慢，但这两年在先进封装上的押注也十分大。

前些年三星推出了扇出型面板级封装（Fan-Out Panel Level Package, FOPLP）技能，在大面积的扇出型封装进步一步下降封装体的剖面高度、增强互连带宽、紧缩单位面积本钱，意图是获得更高的性价比。

三星的先进封装技能相对台积电起步较晚，三星原本想以扇出型面板级封装（FOPLP）技能争夺手机AP商场份额，可是，三星一向未能很好地处理FOPLP的翘曲等问题。一同，FOPLP封装的芯片精度无法与晶圆级封装比较，使得良率和本钱难题无法得到改进。现在选用FOPLP量产的芯片依然以智能穿戴设备运用为主，还无法在智能手机等要求更高的运用完成规划量产。

自本年年初以来，三星一向在出资其Cheonan封装出产线。

另据业界人士泄漏，三星还在赶紧布局FO，并方案出资7500万美元在日本树立相关产线，并在寻求加强与日本芯片制作设备和资料供货商的联络，在FO范畴，现在台积电独大，大约占有77%的商场份额，三星有意来分一杯羹。依照三星从前发布的方案，其方针是在2027年将先进制程产能较2022年进步3倍以上。

三星在先进封装技能上的优势

（图源：三星）

除了在产品立异上的投入和布局之外，三星电子上一年开端还活跃推动封装根底设备建造和人才引入。2022年12月，三星电子树立了先进封装（AVP）部分，担任封装技能和产品开发，方针是用先进的封装技能逾越半导体的极限。

三星AVP事务副总裁暨团队担任人Kang Moon-soo近来指出，三星电子是世界上*一家从事存储器、逻辑芯片代工和封装事务的公司。因而，运用这些优势，三星将供给具有竞赛力的封装产品，衔接高功用存储器，例如经过异质整合技能，并经由EUV制作技能出产*进的逻辑半导体和HBM。

“未来，三星将专心于开发依据再散布层（RDL）、硅中介层/桥和硅通孔（TSV）堆叠技能的下一代2.5D和3D先进封装处理方案。” Kang Moon-soo进一步着重道。

为完成先进封装范畴的打破和追逐，本年3月，三星电子延聘了曾在台积电作业了近19年的资深工程师林俊成担任半导体（DS）部分先进封装事务团队（AVP）副社长，林俊成估计往后将在该部分打开先进封装技能的开发作业。

林俊成从1999年至2017年任职于台积电，被称为“半导体封装专家”。在此期间，他请求美国专利450多项，为台积电当时引以为傲的3D封装技能奠定了根底。

在延聘林俊成之前，三星电子还挖来了苹果身世的副社长金宇平，并将其任命为美国封装处理方案中心担任人。

在先进封装技能的大力布局，加上在3nm和2nm先进制程范畴量产时刻的急进组织，三星正在加强与与台积电在AI芯片大单独面的比赛。不管三星能否应战台积电在AI年代的*位置，只需有比赛的认识和动作，就能经过愈加充沛的竞赛逐渐进步晶圆级封装的性价比，让芯片规划企业有更多的挑选。

联电快速跟进

6月26日，晶圆代工厂联电发布公告称，将以新台币3.85亿元向西门子EDA获得研制出产软件。估计这将供给联电在晶圆堆叠（WoW）和芯片晶圆堆叠（CoW）技能供给的3D IC规划及拼装验证方案。

换句话说，联电将具有2.5D、3D IC与扇出型晶圆级封装才能，以满意客户先进封装的需求。

在此之前，联电布局先进封装范畴也有迹可循。本年年初，联电宣告携手Cadence共同开发3D IC混合键合（Hybrid Bond）处理方案，该方案联电也已准备就绪，整合跨制程的技能，支撑边际AI、图画处理和无线通讯等终端运用的开发。

联电客户关于高功用运算、射频和AIoT等运用需求日益进步，3D IC需求相应添加，与全球EDA厂协作，可以帮忙客户加速整合产品规划之上市时刻。联电以其丰厚的晶圆凸块、堆叠式芯片及晶圆级封装等一站式服务经历，拓宽至2.5D、3D IC处理方案，力求卡位先进封装商机。

格芯换道布局

2019年，格芯（GlobalFoundries）宣告选用12nm FinFET工艺，成功流片了依据ARM架构的高功用3D封装芯片，意味着格芯亦投身于3D封装范畴。

格芯在2018年宣告抛弃持续在7nm以及愈加先进的制作工艺方向的研制，但这并不意味着在其它新技能上再也无所作为。

此次在3D封装技能上的发力，正是格芯在大趋势下所做出的尽力，其新开发的3D封装处理方案不只可为IC规划公司供给异构逻辑和逻辑/内存集成途径，还可以优化出产节点制作，然后完成更低推迟、更高带宽和更小特征尺度，意味着将与英特尔、台积电等公司一道竞赛异构核算年代的技能主动权。

格芯首席技能专家John Pellerin表明：“在大数据与认知核算年代，先进封装的效果远甚以往。AI的运用与高吞吐量节能互连的需求，正经过先进封装技能推动加速器的添加。”

本年早些时候，格芯官网发布公告，宣告与美国*的半导体封装和测验服务供给商安靠科技结成战略协作伙伴关系。格芯方案将其德累斯顿工厂的12英寸晶圆级封装产线转移到安靠坐落葡萄牙波尔图的工厂，以在欧洲树立*个大规划后道设备。

公告称，现在安靠具有欧洲*一家大型OSAT设备，而格芯是欧洲*、*进的半导体制作服务公司。该协作伙伴关系经过亚洲以外的先进封装半导体供应链，为包含轿车在内的要害终端商场发明了更多的欧洲供应链自主权。

安靠事务部分履行副总裁Kevin Engel表明："与格芯的战略协作将加强欧洲的先进半导体封装供应链，进步竞赛才能，以弥补亚洲的现有才能。Amkor与格芯的协作使咱们可以明显扩展出产规划，并为商场带来更多的安装和测验才能，以支撑咱们的欧洲和全球客户。"

中芯世界携手长电

中芯世界也看到了先进封装的远景。

早在2014年，中芯世界就与长电科技合资树立中芯长电，是全球首家选用集成电路前段芯片制作系统和规范，选用独立专业代工形式服务全球客户的中段硅片制作企业。

中芯长电以先进的凸块和再布线加工起步，致力于供给中段硅片制作和测验服务，并进一步打开先进的三维系统集成芯片事务。

据了解，现在中芯长电坐落江阴的基地供给12英寸中段硅片加工，专心于12英寸凸块和先进硅片级封装；上海基地供给8英寸中段凸块和硅片级封装。别的在江阴以及上海两地均具有测验厂，可以供给测验程序开发、探针卡制作、晶圆测验、失效剖析以及失效测验服务。

写在最终

跟着运算需求的日益杂乱，异构核算大行其道，更多不同类型的芯片需要被集成在一同，而依托缩小线宽的方法现已无法一同满意功用、功耗、面积以及信号传输速度等多方面的要求。

在此情况下，越来越多的半导体厂商开端把注意力放在系统集成层面。除了传统委外封测厂商（OSAT）之外，近年来晶圆代工厂、IDM也在大力打开先进封装或相关技能，甚至有Fabless和OEM也参加其间，经过封装技能寻求处理方案。

不同商业形式的企业都在同一个高端封装商场空间打开竞赛。可是不同业态的厂商，在封装事务方面投入的资源也有所不同，技能打开道路也存在差异。

Foundry方面，因为2.5D/3D封装技能中触及前道工序的连续，晶圆代工厂对前道制程十分了解，对全体布线的架构有更深入的了解，走的是芯片制作 封装高度交融的道路。因而，在高密度的先进封装方面，Foundry比传统OSAT厂更具优势。

这也使得先进封装成为当时业界几大干流半导体晶圆制作厂商要点打开的技能。台积电、英特尔和三星等代工巨子已成功运用先进封装商场的添加，完成了其技能壁垒的不断进步。

后摩尔年代，先进封装正在成为各大厂商的发力点和必然挑选，除了原有的IDM封测部、OSAT外包封测企业外，半导体制作龙头企业也已从曩昔晶圆制作技能节点的推动，转向先进封装技能的立异。

台积电、英特尔、三星等头部玩家都不谋而合拿出杀手锏来竞赛职业位置，晶圆代工厂正在成为此轮技能革新中的*搅局者。